机译:时钟生成PLL的性能预测:基于环形振荡器的PLL和基于LC振荡器的PLL
机译:通过冗余晶体振荡器产生容错时钟
机译:在0.20μmCMOS / SOI中使用片上环路增益变化补偿架构的PVT容差STM-16时钟和数据恢复LSI
机译:基于环形振荡器的容差自适应时钟生成架构
机译:适用于深亚微米片上系统(SoC)的基于传输门的耐变化主动时钟去偏斜。
机译:从封面:有节奏的环环堆叠顺时针驱动昼夜节律振荡器
机译:数字CmOs工艺中使用环形振荡器VCO和LC振荡器产生时钟的pLL性能比较